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CPLD/FPGA项目实战系列课程-图形图像处理应用方向

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  • 开课时间:2007年10月01日 09:00 周一 查找最新
  • 结束时间:2007年10月01日 17:00 周一
  • 课程时长:0小时
  • 招生进展:
  • 开课地点:
  • 授课讲师: 待定
  • 课程编号:17134
  • 课程分类:项目管理
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培训受众:

>>> 入学要求
理工科类大专以上学历;喜欢并有志投身于IT事业;具备一定硬件知识;了解Verilog HDL硬件描述语言
>>> 实验器材
XC3S 400 开发板

课程收益:

通过本期培训使学员不但能够精通基于XilinxFPGA硬件设计方法,运用verilog语言设计JPGE编码器和数据压缩处理模块,在掌握HDL硬件设计基本技巧后对图象视频处理有深刻的认识。同时对ASIC设计有一定的了解。

课程大纲:

>>> 实训项目
设计《基于GMSK调制解调的高速通信收、发信机》
>>> 质量保障
◆ 雄厚的师资力量、经典完善的课程体系、提供丰富的课程录象及完善的教学管理确保教学质量;
◆ 培训结束后免费提供一年的技术支持,充分保证培训后出效果;
◆ 本期如有未学懂的内容下期可免费再学;
◆ 入学即签推荐就业协议;
>>> 开课情况
◆ 开课时间:
10月1日(国庆班)
◆ 学  时:
总计: 44学时
◆ 培训费用:(含教材费) 学生: 元(凭有效证件)其他: 元
◆ 上课地点:(中嵌教育本部)成都市科华北路47号(川大科技大厦)
◆ 外地学员:可协助安排食宿(须提前预定)
>>> 具体课程安排

第一部分 FPGA硬件设计基本技巧(16学时)
1,verilog 设计流程与程序风格 (4学时)
2,基于FPGA和CPLD设计的verilog HDL的异同 (2学时)
3,Xilinx 开发环境学习(含IP核生成工具、测试激励生成器、ModelSim仿真工具、约束、辅助设计工具、配置工具以及在线逻辑分析仪chipscope的使用)(6学时)
4,verilog 流水线与状态机设计实践 (4学时)
第二部分JPEG2000 FPGA 设计理论与实践(24学时)
1,JPEG 标准概述 (2学时)
2,JPEG DCT模块概述与实践 (5学时)
3,JPEG 量化模块概述与实践 (5学时)
4,JPEG 熵编码模块概述与实践 (6学时)
5,JPEG 总体设计与仿真 (8学时)
第三部分 视频处理 FPGA 设计理论与实践(20学时)
1, 标准学习与研究 (2学时)
2, 中图象预处理De-interlace HDL 设计实践(6学时)
3, 中图象预处理中值滤波 HDL 设计实践 (6学时)
4, 中环路滤波 HDL 设计实践(6学时)

本课程名称: CPLD/FPGA项目实战系列课程-图形图像处理应用方向

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