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CPLD/FPGA项目实战系列课程-图形图像处理应用方向

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培训受众:

理工科类大专以上学历;喜欢并有志投身于IT事业;具备一定硬件知识;了解Verilog HDL硬件描述语言

课程收益:

通过本期培训使学员不但能够精通基于XilinxFPGA硬件设计方法,运用verilog语言设计JPGE编码器和H.264数据压缩处理模块,在掌握HDL硬件设计基本技巧后对图象视频处理有深刻的认识。同时对ASIC设计有一定的了解。

课程大纲:

第一部分FPGA硬件设计基本技巧(16学时)
1,verilog设计流程与程序风格(4学时)
2,基于FPGA和CPLD设计的verilogHDL的异同(2学时)
3,Xilinx开发环境学习(含IP核生成工具、测试激励生成器、ModelSim仿真工具、约束、辅助设计工具、配置工具以及在线逻辑分析仪chipscope的使用)(6学时)
4,verilog流水线与状态机设计实践(4学时)
第二部分JPEG2000FPGA设计理论与实践(24学时)
1,JPEG标准概述(2学时)
2,JPEGDCT模块概述与实践(5学时)
3,JPEG量化模块概述与实践(5学时)
4,JPEG熵编码模块概述与实践(6学时)
5,JPEG总体设计与仿真(8学时)
第三部分H.264视频处理FPGA设计理论与实践(20学时)
1,H.264标准学习与研究(2学时)
2,H.264中图象预处理De-interlaceHDL设计实践(6学时)
3,H.264中图象预处理中值滤波HDL设计实践(6学时)
4,H.264中环路滤波HDL设计实践(6学时)

本课程名称: CPLD/FPGA项目实战系列课程-图形图像处理应用方向

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